AMD Zen 2: więcej informacji o pamięci L3 i modułach CCX
Autor: Zbyszek | źródło: SiSiftware | 17:26
(9)
Jakiś czas temu AMD potwierdziło rozpoczęcie produkcji pierwszych próbek inżynieryjnych procesorów EPYC z rodziny Rome. Są to układy wytwarzane w 7nm litografii i bazujące na nowej architekturze x86 o nazwie Zen 2, o której pierwsze informacje zostały zaprezentowane na początku tego miesiąca podczas konferencji AMD Next Horizon. Teraz procesor EPYC z rodziny Rome pojawił się w bazie SiSiftware Sandra, dzięki czemu dowiadujemy się kolejnych informacji o procesorach opartych o Zen 2. Jak się okazuje 64-rdzeniowy posiada łącznie 16 x 16 MB pamięci podręcznej trzeciego poziomu.
Wynikają z tego dwie informacje, które nie zostały podane przez AMD podczas Next Horizon. Po pierwsze, moduły CCX posiadają nadal po 4 rdzenie, natomiast jeden 8-rdzeniowy "chiplet" składa się z dwóch modułów CCX. Po drugie każdy moduł CCX ma 16 MB pamięci podręcznej L3, czyli dwukrotnie więcej aniżeli moduły CCX z rdzeniami "ZEN 1" dotychczasowych 14nm procesorów.
K O M E N T A R Z E
Czyli kolejna sklejka od amd (autor: Sony Vaio VPN | data: 26/11/18 | godz.: 18:54) Ciekawy czy w końcu się zbliży wydajnościowe do i3 8100
Dla Intela najlepiej jakby czas się zatrzymał (autor: Bjaku | data: 26/11/18 | godz.: 20:01) jeżeli chodzi o co raz lepsze wykorzystywanie wielowątkowości procesorów ponieważ wraz z jego upływem efektywność wykorzystywania wielowątkowości procesora będzie także widoczna w grach.Właśnie dlatego najlepiej jakby ten element w ogóle się nie rozwijał w programowaniu.
AMD tak zasypie wielowątkowymi procesorami rynek , że aż trudno nie będzie skorzystać z tej mocy jaka jest marnotrawiona.
Pierwsze przejawy wykorzystywania coraz większej ilości wątków z procesora już są widoczne na rynku nawet gdy efektywność pozostawia sporo do życzenia w przypadku gier.Jednak pojawiają się także tytuły takie jak chociażby Hitman 2 , które cofają się w czasie pod względem tego aspektu i trochę śmiesznie to wygląd gdy procesor ponad trzy krotnie szybszy praktycznie potrafi przegrywać z tym słabszym.Intel musi ostro szastać gotówką by taki stan rzeczy się utrzymał ale czy to coś da przekonamy się w 2019 roku bo to kolejny etap zdobywania nowych poziomów wykorzystywania co raz większej ilości wątków CPU.
Architektura AMD skrojona pod maksymalną skalowalność. (autor: pwil2 | data: 26/11/18 | godz.: 23:23) Główny powód dostawania zadyszki starych Core ix przy rosnącej ilości rdzeni było 256kB L2 i intensywnie współdzielony L3. Dlatego Intel poszedł w 1MB L2 i ograniczył do minimum L3. AMD wybrało 512kB L2 i duży L3 współdzielony lokalnie przez 8 rdzeni.
Dopóki dane mieszczą się w L2 i nie potrzeba wymieniać zbyt wiele informacji na zewnątrz, skalowanie jest praktycznie liniowe.
c.d. (autor: pwil2 | data: 26/11/18 | godz.: 23:24) Trzeba pamiętać, że podwajając wciąż liczbę rdzeni, nie tak łatwo jest nadążać z podwajaniem przepustowości pamięci, stąd dużo lokalnego cache jest bardzo istotne.
szkoda ze tak jest (autor: piwo1 | data: 27/11/18 | godz.: 07:41) z drugiej strony altwiej bedzie zrobic nowe apu czyli serie u i g ktore nadal beda tylko 8 watkowe.
coś ten news dziwnie brzmi, (autor: Qjanusz | data: 27/11/18 | godz.: 10:51) bo wynika z tego że jeden CCX to kawałek krzemu zbudowany z 2 CCXów połączonych IF
Czyli IF wykorzystywany jest już nie tylko do komunikacji CCXów z IO, ale również wewnątrz CCXa.
Mało to prawdopodobne, z uwagi na jednak jakieś tam opóźnienia, które samo IF wprowadza.
@6. (autor: Mariosti | data: 27/11/18 | godz.: 14:00) Sumarycznie jest to zgodne z tym o czym wspominałem z miesiąc temu.
Więcej rdzeni w jednym CCX było mało prawdopodobne ponieważ inteconnect'y dla zapewnienia topologii typu mesh rosną kombinatorycznie z liczbą rdzeni. Tj, dla 4 rdzeni w ccx wystarczy 6 interconnectów, a dla 5 rdzeni byłoby to już 10, dla 6 rdzeni to 15, dla 7 21, a dla 8 byłoby to już 28 interconnectów.
Także pozostanie przy sprawdzonym ccx 4 rdzeniowym i stworzenie chipletu składającego się z 2 ccx jest jak najbardziej sensowne.
no w sumie macie rację (autor: Qjanusz | data: 28/11/18 | godz.: 09:08) ciekawe tylko czy to wewnętrzne IF ma dokładnie takie same parametry, jak IF łączące CCX z I/O
D O D A J K O M E N T A R Z
Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.
