TSMC prezentuje technikę Wafer-on-Wafer

M E N U

» Nowości

» Archiwum

» Recenzje / Testy

» Board

» Rejestracja

Szukaj @ TwojePC

Piątek 4 maja 2018

TSMC prezentuje technikę Wafer-on-Wafer Autor: Zbyszek \| źródło: Cadence \| 14:47	(10)
Firma TSMC, jeden z największych na świecie producentów układów krzemowych na zamówienie, zaprezentowała nowe rozwiązanie, które może w przyszłości znacząco wpłynąć na tworzenie procesorów i pamięci krzemowych. Mowa o technologii Wafer-on-Wafer (WoW), umożliwiającej łączenie ze sobą w pionowe stosy całych wafli krzemowych, wykorzystując do tego połączenia TSV (through-silicon via). Pozwala to nakładać na siebie i łączyć ze sobą bezpośrednio całe wafle krzemowe. Dotychczasowe techniki tworzenia stosów, wykorzystywane np. w pamięciach HBM, polegają na nakładaniu na siebie układów jednego typu wyprodukowanych na jednym waflu. W przypadku technologii Wafer-on-Wafer, nakładane na siebie mają być całe wafle, a poszczególne wielowarstwowe układy wycinane będą już po nałożeniu wafli. Dzięki technice teoretycznie mogą powstać procesory zawierające dodatkową pamięć podręczną umieszczoną na drugim waflu nad właściwym rdzeniem, albo układu graficzne składające się z dwóch identycznych rdzeni nałożonych na siebie, i działających jak jeden procesor. Rozwiązanie ma jednak dwie wady. Pierwszą jest odprowadzanie ciepła z grubszych układów krzemowych, a drugim kwestia opłacalności - która zostanie zachowana tylko w przypadku zapewnienia wysokiego uzysku. W przypadku niewystarczającego uzysku, defekt na jednym z wafli eliminował będzie z użytku także sprawny układ znajdujący się na drugim z połączonych wafli.

K O M E N T A R Z E

możę nie będzie tak źle (autor: GULIwer | data: 4/05/18 | godz.: 16:14)
i tylko wyłączą wadliwe rdzenie
Juz bylo WSI (autor: pandy | data: 4/05/18 | godz.: 16:28)
Wafer Scale Integration i jak sie skonczyla mozna poczytac sobie na Wikipedi.
Wafer-on-Wafer (autor: Conan Barbarian | data: 4/05/18 | godz.: 17:18)
W podanym źródle jest "Wafer-on-Wafer", ale u nas jeden od drugiego gniota kopiuje i tworzy potworki "Wafel-on-Wafel".
Naprawdę żenada.
Wafel on Wafel zawsze moja mama robila (autor: Sony Vaio VPN | data: 4/05/18 | godz.: 18:21)
Bardzo pyszny przekładaniec, idealny w przerwie gdy grałem na Pentium i Gegorce256
Czyli jednak (autor: PCCPU | data: 4/05/18 | godz.: 21:33)
Na razie będzie łączenie piętrowo jąder krzemowych ze sobą ale w przyszłości po zmianie materiałów i technik produkcyjnych będzie tworzenie tranzystorów piętrowo nie tak jak teraz na jednej płaszczyźnie.
@5 nic nie rozumiem, z tego co napisałeś... (autor: raczek70 | data: 5/05/18 | godz.: 00:12)
Odnośnie tematu, chyba nie tędy droga rozwoju.

@4 nie pamiętam niczego co nazywało się "Gegorce256" - w sumie, jak zawsze, bełkot z twojej strony :(;
P.S. Brawo, dałem się i dokonałem wpisu - masz premię.
@Up (autor: PCCPU | data: 5/05/18 | godz.: 01:05)
Jak inaczej chciałeś upakować więcej tranzystorów na tej samej powierzchni skoro zmniejszanie tranzystora ma swoje granice których się nie przeskoczy.
Obecnie tranzystory tworzone są na jednej płaszczyźnie - jeden obok drugiego. Pomijam już fakt że sam tranzystor składa się z warstw + warstwy połączeń obwodów logicznych nad nimi.

To co mam na myśli to utworzenie drugiej płaszczyzny/piętra w ramach jednego chipu z tranzystorami, pomiędzy którymi byłyby połączenia pionowe gestrze niż samo sklejenie dwóch osobnych chipow. Możnaby logikę rdzeni rozłożyć na dwa lub więcej poziomów/pięter tranzystorów przez co w wielu częściach logiki skróciło by połączenia a tym samym czas bo zamiast blok funkcjonalny łączyć się z logika oddaloną o np x00-xx000 tranzystorów to łączył by się z logika na poziomie wyżej oddaloną np o kilka.

Co do newsa to ma to sens ponieważ skrócenie sciezek(połączeń) nie dość że obniża zużycie energii to dodatkowo komunikacja pomiędzy rdzeniami na dwóch chipach byłaby szybsza ze względu na to że rdzenie obecnie komunikują się ze sobą za pośrednictwem magistral łączących cache L3(np ring bus) a na takiej kanapce można utworzyć byzposrednio magistrale łączące np L1 i to bardzo krótkie więc rdzenie komunikowały by się o wiele szybciej- oczywiście tylko pomiędzy dwoma układami.
Przy jedno milimetrowych (autor: Mario1978 | data: 5/05/18 | godz.: 21:07)
odległościach między jednym a drugim waflem ,żeby jakoś przekazywać ciepło mogli być łączyć w poziomie i pionie przy czym jedna płaszczyzna byłaby otwarta w celu lepszego oddawania ciepła czyli coś w kształcie podkowy przy czym na jednym milimetrze kwadratowym mielibyśmy od 120 do 200MTr dla jednej ściany czyli w przypadku trzech byłoby to już 360 do 600MT ,potem kolejny ,milimetr przerwy.Fajne zmiany się nam szykują.Czyli TSMC idzie ewidentnie w takie innowacje jak ta a GLOBAL FOUNDRIES pewnie dąży do maksymalnej wydajności swoich tranzystorów.Będziemy mieli sporo ciekawych porównań a INTEL z tej stawki po prostu wypadł.
pozostaje (autor: pawel1207 | data: 6/05/18 | godz.: 13:50)
problem chlodzenia takich wielowarstwowych chipow pamieci jak pamieci ale cpu w takiech technologi to byla by masakra ..
@5 raczej nie bedzie mogla byc (autor: pandy | data: 6/05/18 | godz.: 15:00)
a jesli juz to z ograniczeniami - po prostu taki material musialby byc coraz gorszy bo rosnac bedzie koncentracja domieszek - material N bedzie musial byc domieszkowany w taki sposob by wytworzyc obszar P ktory pozniej znow musialby byc domieszkowany w taki sposob by wytworzyc material N itd - po przekroczeniu pewnej ilosci takich warstw zmienimy na tyle wlasciwosci fizyczne materialu ze moze on utracic swoja funkcjonalnosc - tak silnie domieszkowane polprzewodniki zaczynaja byc zwyklymi (kiepskimi) przewodnikami... pojawi sie cala masa niepozadanych efektow... a juz napewno jakosc zlacz nie bedzie taka sama jak tych na najnizszej warstwie - wysoko domieszkowane polprzewodniki maja swoje zastosowania ale niekoniecznie w ukladach logicznych.

D O D A J K O M E N T A R Z

Aby dodawać komentarze, należy się wpierw zarejestrować, ewentualnie jeśli posiadasz już swoje konto, należy się zalogować.