Conroe - niebieska kontra, czyli test procesora Intel Core 2 Duo
Autor: Lancer | Data: 11/09/06
| |
|
W cieniu Pentium 4
Wbrew obawom, jądro P6 wcale nie zakończyło życia wraz z procesorami Pentium 4 używającymi zupełnie nowej architektury - NetBurst. P6 odrodził się w mobilnych procesorach Intela i to w dosyć mocno zmodyfikowanej postaci, którego to gorącym zwolennikiem był Paul Otellini. Banias – to pierwszy z rodu układów Pentium M będących wersją rozwojową Pentium !!!, a stanowiący podstawę pierwszej generacji intelowskiej mobilnej platformy Centrino.
Łudząco podobny do Coppermine – Pentum M z rdzeniem Banias
Banias zadebiutował w marcu 2003r. Poczynione zmiany konstrukcyjne miały przede wszystkim ograniczyć zapotrzebowanie energetyczne procesora – jest to zagadnienie mającego fundamentalne znaczenie dla urządzeń przenośnych. Już ostatnie Pentium !!! miały znacznie wyższą sprawność energetyczną w porównaniu do Pentium 4. Jednak to było mało. W Baniasie wprowadzono agresywne bramkowanie zegara, dając możliwość wyłączania nieaktywnych bloków wykonawczych i to w ciągu zaledwie jednego cyklu zegara. Pamięć cache L2 podzielono na 32 bloki z możliwością przełączenia w tryb uśpienia tych nieaktywnych. Bufory szyny systemowej procesora aktywowane są teraz dynamicznie w zależności od potrzeb i nie pracują jednocześnie cały czas. Technologia Enhanced SpeedStep umożliwiła dynamiczną zmianę zegara w zależności od bieżącego obciążenia mikroprocesora, a niezbędne do danego poziomu zegara napięcie zasilające jest regulowane dzięki technologii Mobile Voltage Positioning. Procesor był wykonany w tym samym 130nm procesie technologicznym co Tualatin jednak przedsięwzięte, opisane powyżej kroki mające poprawić bilans energetyczny procesora dały znakomite rezultaty. O ile TDP 1,4GHz Tualatina wynosiło 32W, to tak samo taktowany Pentium M Banias zadowalał się 22W będąc przy tym znacznie wydajniejszym.
Slajd ukazujący zakres najpoważniejszych modyfikacji Baniasa
Ale wysoka efektywność energetyczna to nie wszystko. Zaszły też zmiany mające podnieść wydajność samego procesora. Modyfikacji uległa pamięć podręczna – podwojono jej pojemność. Rozrosła się zarówno ta poziomu pierwszego, jak i drugiego (odpowiednio 64 i 1024KB), dodatkowo wprowadzono ośmiokrotny układ śledzący wraz z zaawansowanym systemem zarządzającym pozwalającym na czyszczenie i zapisywanie konkretnych bloków cache L2 bez modyfikacji innych danych – możliwość ta ma ścisły związek ze wspomnianą funkcję wyłączania zbędnych bloków cache. Pamięć podręczna poziomu pierwszego ma też szerszą ścieżkę dostępu o takiej samej liczbie wejść jak pamięć poziomu drugiego (jest teraz nie cztero, a ośmiodrożna). Zwiększono pojemność buforów TLB (i to zarówno danych jak i instrukcji) do 128 wpisów. Z procesorów Pentium 4, układ P6 otrzymał szybką, 100MHz szynę AGTL+ działającą w trybie Quad Pumped Bus (potrafiącą przesłać cztery 64-bitowe słowa na takt, a nie jedno jak do tej pory) i rozszerzenia SSE2.
To nie były jednak najważniejsze z punktu widzenia dzisiejszego Conroe zmiany. We wcześniejszych rdzeniach P6 potok wykonawczy miał 10 etapów. Teraz uległ wydłużeniu do 12 kroków. Było to działanie związane z implementacją bardzo ważnej umiejętności. Dodano bowiem funkcję Micro Operation Fusion. Pozwala ona na redukcję instrukcji na odcinku poprzedzającym jednostki wykonawcze, a polega na procesie analizy zdekodowanych mikrooperacji, a następnie wprowadzenia dwóch niezależnych od siebie mikroinstrukcji do jednego potoku wykonawczego CPU i ich jednoczesne, równoległe wykonanie. Technologia ta umożliwia zmniejszenie o około 10% liczby wykonywanych mikrooperacji, a przyniosła średni zysk wydajności procesora w operacjach zmiennoprzecinkowych o 9 i stałoprzecinkowych o 5%. Rozszerzono znaną z P6 umiejętności niekolejnego wykonywania mikrooperacji (Out of Order Execution) powiększając głębokość bufora, zwiększając ilość przechowywanych pozycji aż do 80 (z wcześniejszych 40). Ale to nie koniec zmian. Wprowadzono niezależną, sprzętową jednostkę DSM (menadżera stosu) zajmującą się tylko instrukcjami stosu. Jej wydzielenie pozwala m.in. zmniejszyć liczbę wykonywanych mikrooperacji (o około 5%) i ułatwia wykonywanie zasadniczego programu bez konieczności dzielenia zasobów przez procesor. Udoskonalono też jednostkę prognozowania, zwiększając jej skuteczność o około 20% względem tej znanej z Pentium !!!. Advanced Branch Prediction analizuje wykonywany kod, stara się przewidzieć nadchodzące instrukcje skoków jakie będą wykonane przez jednostkę by zminimalizować prawdopodobieństwo wykonania niepotrzebnych obliczeń i konieczność czyszczenia potoku. Czyni to dzięki użyciu mechanizmów znanych z procesora Pentium 4 i korzysta z połączeniu aż trzech algorytmów: analizy lokalnej, bimodalnej i globalnej zwiększając tym samym zakres przeszukiwanego fragmentu programu. Nie zapomniano też o module Data pre-fetch (pobrań wyprzedzających) współpracującym z jednostką predykcji rozgałęzień dostosowując jego możliwości do powiększonej w stosunku do Tualatina pamięci cache L2. Samo tylko udoskonalenie tych dwóch mechanizmów (przewidywania rozgałęzień i pobrań wyprzedzających) szacunkowo podniosło wydajność Baniasa względem tak samo taktowanego Tualatina o około 7%.
Banias pod mikroskopem
Dość znacznie poprawiony P6 nie trafił do komputerów biurkowych. Intel nie chcąc ustanawiać konkurencji dla promowanego NetBursta skierował go tylko na rynek mobilny. Z czasem zaczęły się pojawiać niewielkie ilości dedykowanych płyt głównych przeznaczonych pod desktopowe komputery PC i umożliwiające obsługę Pentium M w zwykłych komputerach biurkowych. Wysoka cena awangardowych płyt i nieprzychylność Intela uniemożliwiły szersze rozpowszechnienie się takich rozwiązań.
Z drugiej strony był to czas wejścia na rynek dosyć kontrowersyjnego Pentium 4 pod postacią 90nm rdzenia Prescott. Procesora bardzo energochłonnego, potrafiącego pożreć niemal 100W energii, co niezręcznie korespondowało z wręcz zimnym, mobilnym Baniasem, który niejednokrotnie okazywał się wydajniejszy od biurkowych Pentium 4. Intel jednak nie chciał słyszeć o szerszym wykorzystaniu Pentium M. Układ był przeznaczony tylko dla rozwiązań mobilnych... do czasu.
Następcą Prescotta miał być 65nm Tejas. Procesor kontynuujący linię NetBurst. Nigdy jednak nie ujrzał on światła dziennego. Plotki mówiły o jeszcze większym zapotrzebowaniu na prąd w stosunku do Prescotta i niezadowalającej wydajności. Rdzeń nie był w stanie osiągnąć zakładanych częstotliwości. I tu na scenę wkracza P6. W obliczu niepowodzenia rozwoju “wysokozegarowej” architektury NetBurst, pojawiają się pierwsze plotki o pracach Intela zmierzających do połączenia cech układów NetBurst i Banias w jeden procesor mający zastąpić Pentium 4. Na szczegóły tych prac musieliśmy jednak czekać...
90nm Dothan. Widoczny olbrzymi blok z 2MB chache L2
Banias oparty o rdzeń P6 ewoluował jednak dalej. Nie zatrzymał się w miejscu, debiutując w maju 2004r w nowej postaci rdzenia Dothan. Odświeżona architektura nie przyniosła już tak wielu zmian jak jego starszy brat. Wykonany w wymiarze 90nm z technologią rozciągniętego krzemu (Strained Silicon) układ wyposażono w powiększoną pamięć podręczna. Teraz mamy do czynienia z 2MB cache L2. W związku z powiększeniem pamięci przeprojektowano jednostkę pobrań wyprzedzających (Ehanced Data Prefetch Unit) zwiększając jej trafność, dostosowując do pracy z powiększonym cache. Nowe funkcje w Dothanie obejmują poprawiony system zarządzania rejestrami, który lepiej radzi sobie z zapisem i odczytem danych zmiennej długości. W 2005 roku Dothan doczekał się niewielkiej modernizacji. Podniesiono taktowanie szyny systemowej do 133MHz (efektywnie 533MHz QPB) i dodano znany z Prescotta i K8 bit NX zwany przez Intela EDB (Execute Disable Bit) utrudniający wykonanie złośliwego kodu.
Struktura krzemowa Dothana - Pentium M drugiej genercji
Pentium M z rdzeniem Dothan
|
poprzednia strona (W stronę sukcesu) 
